i.MX6ULL终结者Cortex-A7寄存器组

文章目录

1. 通用寄存器
2. 程序状态寄存器

ARM架构提供了16个32位的通用寄存器R0-R15工软件使用，其中的15个（R0-R14）可以被用作通用数据存储，R15作为程序计数器（PC），用来保存将要执行的指令，软件直接操作R15可以改变程序的执行流程。ARM提供了一个当前程序状态寄存器CPSR和一个备份程序状态寄存器SPSR，SPSR寄存器就是CPSR寄存器的备份，所以Cortex-A7一共有18个寄存器，如图 1所示：

图 1

上一节我们讲了Cortex-A7有9种运行模式，每一种运行模式都有一组与之对应的寄存器组。每一种模式可见的寄存器包括15个通用寄存器(R0~R14)、一两个程序状态寄存器和一个程序计数器（PC）。在这些寄存器中，有些是所有模式所共用的同一个物理寄存器，有一些是各模式自己所独立拥有的，各个模式所拥有的寄存器如图 2所示：

图 2

从上图中可以看出浅色字体的是与User模式所共有的寄存器，蓝绿色背景的是各个模式所独有的寄存器。可以看出在所有的模式中，寄存器组(R0~R7)
是共享同一组物理寄存器的，从R8开始的寄存器在不同的模式有自己独有的寄存器，比如FIQ模式下R8~R14
是独立的物理寄存器。假如某个程序在FIQ模式下访问R13寄存器，那它实际访问的是寄存器R13_fiq，如果程序处于SVC模式下访问R13寄存器，那它实际访问的是寄存器R13_svc。总结一下，Cortex-A 内核寄存器组成如下：
34个通用寄存器，包括R15程序计数器(PC)，这些寄存器都是32位的。
8 个状态寄存器，包括CPSR和SPSR。
Hyp模式下独有一个ELR_Hyp寄存器。

1. 通用寄存器

我们首先来看一下通用寄存器R0-R15，这16个寄存器可以分成以下三类：
未备份寄存器（R0-R7）
备份寄存器（R8-R14）
程序计数器（R15）

未备份寄存器R0-R7这8个寄存器在所有模式下都是同一个寄存器，所以在不同模式之间切换的时候操作这8个寄存器，就会破坏原来的数据。

备份寄存器中的R8~R12
这5个寄存器有两种物理寄存器，在快速中断模式下(FIQ)它们对应着Rx_irq(x=8~12)
物理寄存器，其他模式下对应着Rx(8~12)
物理寄存器。FIQ是快速中断模式，看名字就知道这个中断模式要求快速执行！FIQ模式下中断处理程序可以使用R8~R12
寄存器，因为FIQ模式下的R8~R12
是独立的，因此中断处理程序可以不用执行保存和恢复中断现场的指令，从而加速中断的执行过程。

备份寄存器R13一共有8个物理寄存器，其中一个是用户模式(User)和系统模式(Sys)共用的，剩下的7个分别对应7种不同的模式。R13也叫做SP，用来做为栈指针。基本上每种模式都有一个自己的R13物理寄存器，应用程序会初始化R13，使其指向该模式专用的栈地址，这就是常说的初始化SP指针。

备份寄存器R14一共有7个物理寄存器，其中一个是用户模式(User)、系统模式(Sys)和超级监视模式(Hyp)所共有的，剩下的6个分别对应6种不同的模式。R14也称为连接寄存器(LR)，LR寄存器在ARM中主要用作如下两种用途：
1.每种处理器模式使用R14(LR)来存放当前子程序的返回地址，如果使用BL或者BLX来调用子函数的话，R14(LR)被设置成该子函数的返回地址，在子函数中将R14(LR)中的值赋给 R15(PC)即可完成子函数返回，比如在子程序中可以使用如下代码：
MOV PC, LR @寄存器LR中的值赋值给PC，实现跳转
或者可以在子函数的入口出将 LR 入栈：
PUSH {LR} @将 LR 寄存器压栈
在子函数的最后面出栈即可：
POP {PC} @将上面压栈的 LR 寄存器数据出栈给PC寄存器

2.当异常发生以后，该异常模式对应的R14寄存器被设置成该异常模式将要返回的地址，R14也可以当作普通寄存器使用。

最后一组是程序计数器PC（R15）保存着当前执行的指令地址值加8个字节，这是因为ARM的流水线机制导致的。ARM处理器3级流水线：取指->译码->执行，这三级流水线循环执行，
比如当前正在执行第一条指令的同时也对第二条指令进行译码，第三条指令也同时被取出存放在R15(PC)中。我们喜欢以当前正在执行的指令作为参考点，也就是以第一条指令为参考点，那么R15(PC)中存放的就是第三条指令，换句话说就是R15(PC)总是指向当前正在执行的指令地址再加上2条指令的地址。对于32位的ARM处理器，每条指令是4个字节，所以:R15 (PC)值 = 当前执行的程序位置 + 8个字节。

2. 程序状态寄存器

所有的处理器模式都共用一个CPSR物理寄存器，因此CPSR可以在任何模式下被访问。CPSR是当前程序状态寄存器，该寄存器包含了条件标志位、中断禁止位、当前处理器模式标志等一些状态位以及一些控制位。所有的处理器模式都共用一个CPSR必然会导致冲突，为此，除了User和Sys这两个模式以外，其他7个模式每个都配备了一个专用的物理状态寄存器，叫做SPSR(备份程序状态寄存器)，当特定的异常中断发生时，SPSR寄存器用来保存当前程序状态寄存器(CPSR)的值，当异常退出以后可以用SPSR中保存的值来恢复CPSR。
因为User和Sys这两个模式不是异常模式，所以并没有配备SPSR，因此不能在User和Sys模式下访问SPSR，会导致不可预知的结果。由于SPSR是CPSR的备份，因此SPSR和CPSR的寄存器结构相同，如图 3所示：

图 3

N(bit31)：当两个补码表示的有符号整数运算的时候， N=1表示运算对的结果为负数，N=0表示结果为正数。
Z(bit30)：Z=1表示运算结果为零，Z=0表示运算结果不为零，对于CMP指令，Z=1表示进行比较的两个数大小相等。
C(bit29)：在加法指令中，当结果产生了进位，则C=1，表示无符号数运算发生上溢，其它情况下C=0。在减法指令中，当运算中发生借位，则C=0，表示无符号数运算发生下溢，其它情况下C=1。对于包含移位操作的非加/减法运算指令，C中包含最后一次溢出的位的数值，对于其它非加/减运算指令，C 位的值通常不受影响。
V(bit28)：对于加/减法运算指令，当操作数和运算结果表示为二进制的补码表示的带符号数时，V=1表示符号位溢出，通常其他位不影响V位。
Q(bit27)：仅ARM v5TE_J架构支持，表示饱和状态，Q=1表示累积饱和，Q=0表示累积不饱和。
IT1:0和IT7:2一起组成IT[7:0]，作为IF-THEN指令执行状态。
J(bit24)：仅ARM_v5TE-J架构支持，J=1表示处于Jazelle状态，此位通常和T(bit5)位一起表示当前所使用的指令集，如下所示：

GE3:0：SIMD指令有效，大于或等于。
IT7:2：参考IT[1:0]。
E(bit9)：大小端控制位，E=1表示大端模式，E=0表示小端模式。
A(bit8)：禁止异步中断位，A=1表示禁止异步中断。
I(bit7)：I=1禁止IRQ，I=0使能 IRQ。
F(bit6)：F=1 禁止FIQ，F=0使能FIQ。
T(bit5)：控制指令执行状态，表明本指令是ARM指令还是Thumb指令，通常和J(bit24)一起表明指令类型，参考J(bit24)位。

关于Cortex-A7的架构以及寄存器我们就介绍到这里，如果大家想要了解详细的介绍，可以参考我们本章提到的两个文档。