IC/FPGA笔试题分析（五）
下一个笔试题是华为，虽然只有单选和多选，但还是需要准备一下：
这是一个电路中的某一条关键路径，或者是一个单独的设计，都可以去求其最高频率。
考虑到有时钟抖动等许多情况，所以此电路的最小周期应该为：
Tmin = Tcq + Tgate + Tsu;
本题的组合逻辑延迟，也就是门延迟是一个反相器inv2，为2ns，而Tcq在这里应该是逻辑延迟6ns。
根据题目信息，可以知道Tmin = 6 + 2 + 2 = 10ns.
最高频率为100MHz。
这个题目属于从慢时钟域到快时钟域的信号传输问题，理论上常用的方法是握手协议的方法：https://blog.csdn.net/Reborn_Lee/article/details/89647526
当多比特信号从慢时钟传输的时候，同时让请求使能信号有效req，用快时钟的上升沿对使能信号两拍寄存（采样），检测请求信号的边沿，检测到请求信号后，锁存输入数据，同时在锁存数据后的下一拍产生应答信号ack，这样就完成了一次握手。（发送时钟域检测到ack后就结束这一次传输了，握手结束。）
相关参考链接：
https://blog.csdn.net/Reborn_Lee/article/details/89647526
https://blog.csdn.net/Reborn_Lee/article/details/88094999
https://blog.csdn.net/Reborn_Lee/article/details/82317142
https://www.cnblogs.com/IClearner/p/6579754.html
使用异步FIFO，当然可以，异步FIFO是跨时钟域传输通吃的办法。
20200103更新
有同学说格雷码计数从0到6，而非从6到7，所以使用格雷码不能解决，是这样吧。
至于D：有个博友给了个图，供参考：
3、乒乓buffer可以提高系统的数据吞吐量，提高系统的处理并行度 。（判断题）
乒乓操作是一种流水线的思想，所以有利于提高系统的速度，并行度，是一种用面积换速度的案例。
其原理图大概是这样的：
数据缓存到DPRAM1时，输出DPRAM2的内容，下一拍数据缓存到DPRAM2，则输出DPRAM1的内容。
参考：
https://baike.baidu.com/item/%E4%B9%92%E4%B9%93%E6%93%8D%E4%BD%9C/696591
深入浅出玩转FPGA
画两张图吧，懂得自懂，不懂也米办法：
选D。
5、
同类型的题目有，什么对静态功耗影响最大？
电压和工艺对静态功耗都有影响，但是工艺影响最大。
回到本题：
峰值往往出现在时钟翻转的瞬间，hvt只能降低静态功耗；
clock gating可以用效降低动态功耗，因为减少了不必要的时钟翻转；
power gating，通常是也是减少待机电流。因为正常工作时各种power domain都是打开的；
memory shutdown与power gating是一个意思。只是一个关memory模块的电，一个是关逻辑模块的电；
选择2；
画出他们的电路吧，这样就不得不明白了：
这题目是考阻塞赋值（=），非阻塞赋值（<=）
静态随机存取存储器（Static Random-Access Memory，SRAM）是随机存取存储器的一种。所谓的“静态”，是指这种存储器只要保持通电，里面储存的数据就可以恒常保持。相对之下，动态随机存取存储器（DRAM）里面所储存的数据就需要周期性地更新。然而，当电力供应停止时，SRAM储存的数据还是会消失（被称为volatile memory），这与在断电后还能储存资料的ROM或闪存是不同的。
SRAM不需要刷新电路即能保存它内部存储的数据。而DRAM（Dynamic Random Access Memory)每隔一段时间，要刷新充电一次，否则内部的数据即会消失，因此SRAM具有较高的性能，但是SRAM也有它的缺点，即它的集成度较低，功耗较DRAM大 ，相同容量的DRAM内存可以设计为较小的体积，但是SRAM却需要很大的体积。同样面积的硅片可以做出更大容量的DRAM，因此SRAM显得更贵。
因此选2；
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