Makefile的语法

一、介绍

1、makefile的条目组成

Linux中使用make命令来编译程序，而make命令所执行的动作依赖于Makefile文件。最简单的Makefile文件如下：

hello: hello.cgcc -o hello hello.c
clean:rm -f hello

再举一个例子：

edit : main.o kbd.ogcc -o edit main.o kbd.omain.o : main.cgcc -c main.c
kbd.o : kbd.cgcc -c kbd.cclean :rm edit main.o kbd.o

Makefile中的条目规则：

目标:依赖
<tab>命令

“目标”通常是要生成的文件的名称，可以是可执行文件或OBJ文件，也可以是一个执行的动作名称，诸如“clean”。

“依赖”是用来生成目标的材料（比如源文件），一个目标经常有几个依赖。

“命令”是生成目标时执行的动作，一个规则可以含有多个命令，每个命令占一行，每行命令前面都要有一个Tab字符。

不是所有条目的目标都有依赖，例如上面的“clean”就没有。

当执行makefile时，仅当依赖文件比目标文件新，才会执行后面的命令，否则不会执行，这样的机制避免了每次编译都全部生成一次，浪费时间，而是只编译修改的部分。如果Makefile的条目没有依赖，则一定会执行后面的命令。如果依赖不是文件（比如是命令），则同样一定会执行后面的命令，不过会先执行依赖中的命令，再执行后面的命令。

2、make命令的执行过程

当在shell在执行make命令时，make的工作过程如下：

1）、make会在当前目录下找名字叫“Makefile”或“makefile”的文件。

2）、如果找到，它会找文件中的第一个条目的目标，在上面的第二个例子中，他会找到“edit”这个文件，并把这个文件作为最终的目标文件。

3）、如果“edit”文件不存在，或是“edit”所依赖的后面的 .o文件的文件修改时间要比“edit”这个文件新，那么，他就会执行后面所定义的命令来生成“edit”这个文件。

4）、如果edit所依赖的.o文件也不存在，那么make会在当前文件中找生成目标为.o文件的条目，先执行它生成.o文件，然后再回来生成“edit”文件。

三、Makefile的语法

1、宏（也可以称为变量）

通过KEY=value来定义宏。使用$(KEY)或者${KEY}来引用宏。如：

objects = main.o kbd.oedit : $(objects)gcc -o edit $(objects)main.o : main.cgcc -c main.c
kbd.o : kbd.cgcc -c kbd.cclean :rm edit $(objects)

Makefile中的特殊宏定义：
    $*         不包括后缀名的当前依赖文件的名称
    $+         所有的依赖文件，以空格分开，并以出现的先后为序，可能包含重复的依赖文件
    $<         第一个依赖文件的名称
    $?         所有时间戳比目标文件晚的依赖文件，并以空格分开
    $@        目标文件的完整名称
    $^          所有不重复的目标依赖文件，以空格分开
    -：         告诉make命令忽略所有的错误
    @：       告诉make在执行命令前不要将改命令显示在标准输出上，比如Makefile中书写：“@echo 正在编译XXX模块......”当make执行时，会输出“正在编译XXX模块......”字串，但不会输出命令，如果没有“@”，那么，make将输出：“echo 正在编译XXX模块...... 正在编译XXX模块......“

于是又可以变为：

objects = main.o kbd.oedit : $(objects)gcc -o $@ $^
main.o : main.cgcc -c $^
kbd.o : kbd.cgcc -c $^clean :rm edit $(objects)

我们有两个.c文件要编译成.o文件所以我们写了两个makefile条目，如果我们有几千个.c要编译成.o岂不是要写几千个条目？于是我们可以用%.c和%.o来指代目录中的所有.c和.o文件，变为：

objects = main.o kbd.oedit : $(objects)gcc -o $@ $^
%.o:%.cgcc -c $^clean :rm edit $(objects)

2、make的自动推导功能

make很强大，它可以自动推导文件以及文件依赖关系后面的命令，于是我们就没必要去在每一个[.o]文件后都写上类似的命令，因为，我们的make会自动识别，并自己推导命令。只要make看到一个[.o]文件，它就会自动的把[.c]文件加在依赖关系中，如果make找到一个whatever.o，那么 whatever.c，就会是whatever.o的依赖文件。并且 cc -c whatever.c 也会被推导出来，于是，我们的makefile 再也不用写得这么复杂。如下：

objects = main.o kbd.o
cc = gccedit : $(objects)$(cc) -o $@ $^
%.o:%.c.PHONY : clean
clean :rm edit $(objects)

上面文件内容中，“.PHONY”表示，clean是个伪目标文件。在make clean的时候，并不产生目标文件，且没有依赖文件，所以命令都会执行，但如果目录中存在名为“clean”的文件或者目录，因为该条目没有依赖文件，且clean始终是最新的，所以命令不会被执行，为了避免这个问题，可以使用.PHONY来指明该目标。这样在执行"make clean"的时候就不管"clean"文件或者目录是否存在，都会正常执行makefile中clean的命令。

3、引用其他的Makefile文件

如果工程目录很大，组织复杂，那么只用一个makefile显然是不够的。这个时候就需要在根目录下建立一个主makefile，然后在每一个子目录中也建立子makefile，然后把他们联系起来。当子目录中有修改时，不用去修改主makefile，只需要修改子目录即可。

在根目录中建立main和kbd文件夹，然后分别把main.c、kbd.c放入其中。分别在两个目录中建立Makefile，内容分别为：

$(OBJDIR)/main.o:main.c$(CC) -c $^ -o $@

$(OBJDIR)/kbd.o:kbd.c$(CC) -c $^ -o $@

再新建一个obj文件夹，并在其中新建makefile并且写入：

$(BINDIR)/$(BIN):$(OBJ) $(CC) $^ -o $@  $(OBJHEAD) $(OBJLINK)

根目录中的Makefile内容为：

CC = gcc  #声明编译器
CFLAGS = -g -O -Wall     #声明编译的选项OBJ := main.o kbd.o      #声明依赖的文件
TOPDIR := $(PWD)         #声明顶级目录
OBJDIR := $(TOPDIR)/obj  #定义编译中间文件的存放的目录
BINDIR := $(TOPDIR)/bin  #定义可执行文件的存放目录
BIN := edit              #定义可执行文件的名称SUBDIR :=  main kbd obj  #声明所有的子目录
OBJHEAD := $(TOPDIR)/main/main.h $(TOPDIR)/kbd/kbd.h  #声明所有的头文件
OBJLINK := --std=c99                                  #声明编译时候需要的链接选项export CC TOPDIR OBJDIR BINDIR BIN OBJLINK OBJ  #导出所有的全局变量，给子目录中的makefile用all:CHECKDIR $(SUBDIR)
CHECKDIR:mkdir -p $(SUBDIR) $(BINDIR)    #创建文件夹，如果存在就不创建了
$(SUBDIR):RUNmake -C $@                      #-C的意思是：在$(SUB_DIR)目录下面执行make
RUN:#这里是主Makefile的命令内容，现在为空
clean:rm -rf $(OBJDIR)/*.o $(BINDIR)  #删除 $(SUB_DIR)目录下的所有.o文件和$(BINDIR)目录

当在命令行中执行“make CHECKDIR”，会执行

mkdir -p $(SUBDIR) $(BINDIR)    #创建文件夹，如果存在就不创建了

当在命令行中执行“make $(SUBDIR)”，会执行RUN后面的命令和

make -C $@                      #-C的意思是：在$(SUB_DIR)目录下面执行make

当在命令行中执行“make all”时，会依次执行CHECKDIR和$(SUBDIR)后面的命令。

为方便测试，可以加入提示信息：

CC = gcc  #声明编译器
CFLAGS = -g -O -Wall     #声明编译的选项OBJ := main.o kbd.o      #声明依赖的文件
TOPDIR := $(PWD)         #声明顶级目录
OBJDIR := $(TOPDIR)/obj  #定义编译中间文件的存放的目录
BINDIR := $(TOPDIR)/bin  #定义可执行文件的存放目录
BIN := edit              #定义可执行文件的名称SUBDIR :=  main kbd obj  #声明所有的子目录
OBJHEAD := $(TOPDIR)/main/main.h $(TOPDIR)/kbd/kbd.h  #声明所有的头文件
OBJLINK := --std=c99                                  #声明编译时候需要的链接选项export CC TOPDIR OBJDIR BINDIR BIN OBJLINK OBJ  #导出所有的全局变量，给子目录中的makefile用all:CHECKDIR $(SUBDIR)@echo "Compile completed!!!"@echo "Executable file name is : $(BIN)"@echo "Executable file in directory : $(BINDIR)"
CHECKDIR:@echo "Create subfolders:"mkdir -p $(SUBDIR) $(BINDIR)    #创建文件夹，如果存在就不创建了
$(SUBDIR):RUN@echo "Compile Subfolders"make -C $@                      #-C的意思是：在$(SUB_DIR)目录下面执行make
RUN:@echo "begin Compile"
clean:rm -rf $(OBJDIR)/*.o $(BINDIR)  #删除 $(SUB_DIR)目录下的所有.o文件和$(BINDIR)目录

还可以使用：include <filename> (filename 可以包含通配符和路径)，引用其他的Makefile文件，和c语言的include类似。

# Makefile 内容
all:@echo "主 Makefile begin"@make other-all@echo "主 Makefile end"include ./other/Makefile# ./other/Makefile 内容
other-all:@echo "other makefile begin"@echo "other makefile end"# bash中执行 make
$ ll
total 20K
-rw-r--r-- 1 wangyubin wangyubin  125 Sep 23 16:13 Makefile
-rw-r--r-- 1 wangyubin wangyubin  11K Sep 23 16:15 makefile.org   <-- 这个文件不用管
drwxr-xr-x 2 wangyubin wangyubin 4.0K Sep 23 16:11 other
$ ll other/
total 4.0K
-rw-r--r-- 1 wangyubin wangyubin 71 Sep 23 16:11 Makefile$ make
主 Makefile begin
make[1]: Entering directory `/path/to/test/makefile'
other makefile begin
other makefile end
make[1]: Leaving directory `/path/to/test/makefile'
主 Makefile end

还能在一个Makefile中使用“cd”命令进入其他目录，然后在执行“make”，执行其他目录中的Makefile，执行完成后，再返回原来的Makefile继续执行。

# Makefile 内容
all:@echo "主 Makefile begin"@cd ./other && make@echo "主 Makefile end"# ./other/Makefile 内容
other-all:@echo "other makefile begin"@echo "other makefile end"# bash中执行 make
$ ll
total 28K
-rw-r--r-- 1 wangyubin wangyubin  104 Sep 23 20:43 Makefile
-rw-r--r-- 1 wangyubin wangyubin  17K Sep 23 20:44 makefile.org   <-- 这个文件不用管
drwxr-xr-x 2 wangyubin wangyubin 4.0K Sep 23 20:42 other
$ ll other/
total 4.0K
-rw-r--r-- 1 wangyubin wangyubin 71 Sep 23 16:11 Makefile$ make
主 Makefile begin
make[1]: Entering directory `/path/to/test/makefile/other'
other makefile begin
other makefile end
make[1]: Leaving directory `/path/to/test/makefile/other'
主 Makefile end

还可以使用export传递参数：

# Makefile 内容
export VALUE1 := export.c    <-- 用了 export, 此变量能够传递到 ./other/Makefile 中
VALUE2 := no-export.c        <-- 此变量不能传递到 ./other/Makefile 中all:@echo "主 Makefile begin"@cd ./other && make@echo "主 Makefile end"# ./other/Makefile 内容
other-all:@echo "other makefile begin"@echo "VALUE1: " $(VALUE1)@echo "VALUE2: " $(VALUE2)@echo "other makefile end"# bash中执行 make
$ make
主 Makefile begin
make[1]: Entering directory `/path/to/test/makefile/other'
other makefile begin
VALUE1:  export.c        <-- VALUE1 传递成功，因为加了export
VALUE2:                  <-- VALUE2 传递失败
other makefile end
make[1]: Leaving directory `/path/to/test/makefile/other'
主 Makefile end

4、路径搜索

当一个Makefile中涉及到大量源文件时(这些源文件和Makefile极有可能不在同一个目录中)，这时，最好将源文件的路径明确在Makefile中, 便于编译时查找。Makefile中有个特殊的变量 VPATH 就是完成这个功能的。指定了 VPATH 之后, 如果当前目录中没有找到相应文件或依赖的文件, Makefile 回到 VPATH 指定的路径中再去查找。

VPATH 使用方法:

vpath <directories> :: 当前目录中找不到文件时, 就从<directories>中搜索
vpath <pattern> <directories> :: 符合<pattern>格式的文件, 就从<directories>中搜索
vpath <pattern> :: 清除符合<pattern>格式的文件搜索路径
vpath :: 清除所有已经设置好的文件路径

# 示例1 - 当前目录中找不到文件时, 按顺序从 src目录 ../parent-dir目录中查找文件
VPATH src:../parent-dir   # 示例2 - .h结尾的文件都从 ./header 目录中查找
VPATH %.h ./header# 示例3 - 清除示例2中设置的规则
VPATH %.h# 示例4 - 清除所有VPATH的设置
VPATH

5、赋值方法

Makefile中把value2赋值给value1一共有5中方法：

value1 = value2
value1 ?= value2
value1 := value2
value1 += value2define value1
value2
endef

对变量赋值有两种方式：延时变量、立即变量。延时变量是指当真正使用该变量时，这个变量的值才确定。立即变量是指在定义该变量时它的值就已经确定了。使用“=”、“?=”定义或使用define指令定义的变量时延时变量。使用“:=”定义的变量是立即变量。

需要注意的是，“?=”只在变量还没有定义的情况下才有效，即“?=”用来定义第一次出现的延时变量。

“+=”是附加操作符，如果它右边的变量在前面使用“:=”定义为了立即变量，则“+=”定义的变量也为立即变量，否则均为延时变量。

前面说了延时变量是指当真正使用该变量时，这个变量的值才确定。立即变量是指在定义该变量时它的值就已经确定了。啥意思呢？举个例子就知道了。

# Makefile内容
OBJS2 = $(OBJS1) programC.o
OBJS1 = programA.o programB.oall:@echo $(OBJS2)

在bash中执行“make”，后输出

programA.o programB.o programC.o

可以看到OBJS1明明就是在OBJS2之后才定义的，可是OBJS2在定义的时候却可以提前使用它，而且@echo使用OBJS2变量的时候，它的值已经是包含了OBJS1的值了。

这就是延时变量当真正使用它时，才确定值的含义。也就是说定义延时变量的时候，虽然给了它值，可是它的值并没有真正给过去，所以你可以给他任何的值，包括还不存在的变量值。当后面某个进程要使用延时变量的时候，这个时候才把值给过去，这个时候OBJS1的值已经变成了：programA.o programB.o，所以OBJS2的值才会是：programA.o programB.o programC.o

如果是立即变量就和c语言中的变量赋值一样了，如下：

# Makefile内容
OBJS2 := $(OBJS1) programC.o
OBJS1 := programA.o programB.oall:@echo $(OBJS2)

在bash中执行“make”，后输出：

programC.o

“+=”附加操作符的使用：

# Makefile内容
SRCS := programA.c programB.c programC.c
SRCS += programD.call:@echo "SRCS: " $(SRCS)# bash中运行make
$ make
SRCS:  programA.c programB.c programC.c programD.c

相当于在变量后面追加内容。

变量替换的使用：

# Makefile内容
SRCS := programA.c programB.c programC.c
OBJS := $(SRCS:%.c=%.o)all:@echo "SRCS: " $(SRCS)@echo "OBJS: " $(OBJS)# bash中运行make
$ make
SRCS:  programA.c programB.c programC.c
OBJS:  programA.o programB.o programC.o

变量覆盖 override的使用：

作用是使 Makefile中定义的变量能够覆盖 make 命令参数中指定的变量

语法:

override <variable> = <value>
override <variable> := <value>
override <variable> += <value>

# Makefile内容 (没有用override)
SRCS := programA.c programB.c programC.call:@echo "SRCS: " $(SRCS)# bash中运行make
$ make SRCS=nothing
SRCS:  nothing################################################## Makefile内容 (用override)
override SRCS := programA.c programB.c programC.call:@echo "SRCS: " $(SRCS)# bash中运行make
$ make SRCS=nothing
SRCS:  programA.c programB.c programC.c

执行 “make SRCS=nothing”，则把makefile中的SRCS变量赋值为了nothing。如果SRCS变量使用了override，则makefile中的SRCS的值能够把 “make SRCS=nothing”命令的值覆盖掉。

目标变量
作用是使变量的作用域仅限于这个目标(target), 而不像之前例子中定义的变量, 对整个Makefile都有效。（相当于局部变量）

语法:

<target ...> :: <variable-assignment>
<target ...> :: override <variable-assignment> (override作用参见变量覆盖的介绍)

# Makefile 内容
SRCS := programA.c programB.c programC.ctarget1: TARGET1-SRCS := programD.c
target1:@echo "SRCS: " $(SRCS)@echo "SRCS: " $(TARGET1-SRCS)target2:@echo "SRCS: " $(SRCS)@echo "SRCS: " $(TARGET1-SRCS)# bash中执行make
$ make target1
SRCS:  programA.c programB.c programC.c
SRCS:  programD.c$ make target2     <-- target2中显示不了 $(TARGET1-SRCS)
SRCS:  programA.c programB.c programC.c
SRCS:

6、命令前缀

Makefile中书写shell命令时可以加2种前缀 @ 和 -, 或者不用前缀。区别如下:

不用前缀 :: 输出执行的命令以及命令执行的结果, 出错的话停止执行
前缀 @ :: 只输出命令执行的结果, 出错的话停止执行
前缀 - :: 命令执行有错的话, 忽略错误, 继续执行

# Makefile 内容 (不用前缀)
all:echo "没有前缀"cat this_file_not_existecho "错误之后的命令"       <-- 这条命令不会被执行# bash中执行 make
$ make
echo "没有前缀"             <-- 命令本身显示出来
没有前缀                    <-- 命令执行结果显示出来
cat this_file_not_exist
cat: this_file_not_exist: No such file or directory
make: *** [all] Error 1############################################################ Makefile 内容 (前缀 @)
all:@echo "没有前缀"@cat this_file_not_exist@echo "错误之后的命令"       <-- 这条命令不会被执行# bash中执行 make
$ make
没有前缀                         <-- 只有命令执行的结果, 不显示命令本身
cat: this_file_not_exist: No such file or directory
make: *** [all] Error 1############################################################ Makefile 内容 (前缀 -)
all:-echo "没有前缀"-cat this_file_not_exist-echo "错误之后的命令"       <-- 这条命令会被执行# bash中执行 make
$ make
echo "没有前缀"             <-- 命令本身显示出来
没有前缀                    <-- 命令执行结果显示出来
cat this_file_not_exist
cat: this_file_not_exist: No such file or directory
make: [all] Error 1 (ignored)
echo "错误之后的命令"       <-- 出错之后的命令也会显示
错误之后的命令              <-- 出错之后的命令也会执行

7、查看C文件的依赖关系

写 Makefile 的时候, 需要确定每个目标的依赖关系。GNU提供一个机制可以查看C代码文件依赖那些文件, 这样我们在写 Makefile 目标的时候就不用打开C源码来看其依赖那些文件了。命令为：gcc -MM kvm_main.c

$ cd virt/kvm/
$ gcc -MM kvm_main.c
kvm_main.o: kvm_main.c iodev.h coalesced_mmio.h async_pf.h   <-- 这句就可以加到 Makefile 中作为编译 kvm_main.o 的依赖关系

8、修改make命令的对象

当执行“make”时会去目录下搜索"makefile", "Makefile"文件，怎么修改一下让make去找其他文件呢？

# Makefile文件名改为 MyMake, 内容
target1:@echo "target [1]  begin"@echo "target [1]  end"target2:@echo "target [2]  begin"@echo "target [2]  end"# bash 中执行 make
$ ls
Makefile
$ mv Makefile MyMake
$ ls
MyMake
$ make                     <-- 找不到默认的 Makefile
make: *** No targets specified and no makefile found.  Stop.
$ make -f MyMake           <-- 指定特定的Makefile
target [1]  begin
target [1]  end
$ make -f MyMake target2   <-- 指定特定的目标(target)
target [2]  begin
target [2]  end

9、定义命令包

使用define把多次用到的一系列命令合成一条，便于维护。

# Makefile 内容
define run-hello-makefile
@echo -n "Hello"
@echo " Makefile!"
@echo "这里可以执行多条 Shell 命令!"
endefall:$(run-hello-makefile)# bash 中运行make
$ make
Hello Makefile!
这里可以执行多条 Shell 命令!

10、条件判断

主要有 ifeq：如果相等； ifneq：如果不等； ifdef：如果定义了； ifndef：如果没有定义。

# Makefile 内容
all:
ifeq ("aa", "bb")@echo "equal"
else@echo "not equal"
endif# bash 中执行 make
$ make
not equal

# Makefile 内容
SRCS := program.call:
ifdef SRCS@echo $(SRCS)
else@echo "no SRCS"
endif# bash 中执行 make
$ make
program.c

四、函数

1、字符串替换函数: $(subst <from>,<to>,<text>)

功能: 把字符串<text> 中的 <from> 替换为 <to>
返回: 替换过的字符串

# Makefile 内容
all:@echo $(subst t,e,maktfilt)  <-- 将t替换为e# bash 中执行 make
$ make
makefile

2、模式字符串替换函数: $(patsubst <pattern>,<replacement>,<text>)

功能: 查找<text>中的单词(单词以"空格", "tab", "换行"来分割) 是否符合 <pattern>, 符合的话, 用 <replacement> 替代.
返回: 替换过的字符串

# Makefile 内容
all:@echo $(patsubst %.c,%.o,programA.c programB.c)# bash 中执行 make
$ make
programA.o programB.o

3、去空格函数: $(strip <string>)

功能: 去掉 <string> 字符串中开头和结尾的空字符
返回: 被去掉空格的字符串值

# Makefile 内容
VAL := "       aa  bb  cc "all:@echo "去除空格前: " $(VAL)@echo "去除空格后: " $(strip $(VAL))# bash 中执行 make
$ make
去除空格前:         aa  bb  cc
去除空格后:   aa bb cc

4、查找字符串函数: $(findstring <find>,<in>)

功能: 在字符串 <in> 中查找 <find> 字符串
返回: 如果找到, 返回 <find> 字符串, 否则返回空字符串

# Makefile 内容
VAL := "       aa  bb  cc "all:@echo $(findstring aa,$(VAL))@echo $(findstring ab,$(VAL))# bash 中执行 make
$ make
aa

5、过滤函数: $(filter <pattern...>,<text>)

功能: 以 <pattern> 模式过滤字符串 <text>, *保留* 符合模式 <pattern> 的单词, 可以有多个模式
返回: 符合模式 <pattern> 的字符串

# Makefile 内容
all:@echo $(filter %.o %.a,program.c program.o program.a)# bash 中执行 make
$ make
program.o program.a

6、反过滤函数: $(filter-out <pattern...>,<text>)

功能: 以 <pattern> 模式过滤字符串 <text>, *去除* 符合模式 <pattern> 的单词, 可以有多个模式
返回: 不符合模式 <pattern> 的字符串

# Makefile 内容
all:@echo $(filter-out %.o %.a,program.c program.o program.a)# bash 中执行 make
$ make
program.c

7、排序函数: $(sort <list>)

功能: 给字符串 <list> 中的单词排序 (升序)
返回: 排序后的字符串

# Makefile 内容
all:@echo $(sort bac abc acb cab)# bash 中执行 make
$ make
abc acb bac cab

8、取单词函数: $(word <n>,<text>)

功能: 取字符串 <text> 中的第<n>个单词 (n从1开始)
返回: <text> 中的第<n>个单词, 如果<n> 比 <text> 中单词个数要大, 则返回空字符串

# Makefile 内容
all:@echo $(word 1,aa bb cc dd)@echo $(word 5,aa bb cc dd)@echo $(word 4,aa bb cc dd)# bash 中执行 make
$ make
aadd

9、取单词串函数: $(wordlist <s>,<e>,<text>)

功能: 从字符串<text>中取从<s>开始到<e>的单词串. <s>和<e>是一个数字.
返回: 从<s>到<e>的字符串

# Makefile 内容
all:@echo $(wordlist 1,3,aa bb cc dd)@echo $(word 5,6,aa bb cc dd)@echo $(word 2,5,aa bb cc dd)# bash 中执行 make
$ make
aa bb ccbb

10、单词个数统计函数: $(words <text>)

功能: 统计字符串 <text> 中单词的个数
返回: 单词个数

# Makefile 内容all:@echo $(words aa bb cc dd)@echo $(words aabbccdd)@echo $(words )# bash 中执行 make
$ make
4
1
0

11、首单词函数: $(firstword <text>)

功能: 取字符串 <text> 中的第一个单词
返回: 字符串 <text> 中的第一个单词

# Makefile 内容
all:@echo $(firstword aa bb cc dd)@echo $(firstword aabbccdd)@echo $(firstword )# bash 中执行 make
$ make
aa
aabbccdd

12、取目录函数: $(dir <names...>)

功能: 从文件名序列 <names> 中取出目录部分
返回: 文件名序列 <names> 中的目录部分

# Makefile 内容
all:@echo $(dir /home/a.c ./bb.c ../c.c d.c)# bash 中执行 make
$ make
/home/ ./ ../ ./

13、取文件函数: $(notdir <names...>)

功能: 从文件名序列 <names> 中取出非目录部分
返回: 文件名序列 <names> 中的非目录部分

# Makefile 内容
all:@echo $(notdir /home/a.c ./bb.c ../c.c d.c)# bash 中执行 make
$ make
a.c bb.c c.c d.c

14、取后缀函数: $(suffix <names...>)

功能: 从文件名序列 <names> 中取出各个文件名的后缀
返回: 文件名序列 <names> 中各个文件名的后缀, 没有后缀则返回空字符串

# Makefile 内容
all:@echo $(suffix /home/a.c ./b.o ../c.a d)# bash 中执行 make
$ make
.c .o .a

15、取前缀函数: $(basename <names...>)

功能: 从文件名序列 <names> 中取出各个文件名的前缀
返回: 文件名序列 <names> 中各个文件名的前缀, 没有前缀则返回空字符串

# Makefile 内容
all:@echo $(basename /home/a.c ./b.o ../c.a /home/.d .e)# bash 中执行 make
$ make
/home/a ./b ../c /home/

16、加后缀函数: $(addsuffix <suffix>,<names...>)

功能: 把后缀 <suffix> 加到 <names> 中的每个单词后面
返回: 加过后缀的文件名序列

# Makefile 内容
all:@echo $(addsuffix .c,/home/a b ./c.o ../d.c)# bash 中执行 make
$ make
/home/a.c b.c ./c.o.c ../d.c.c

17、加前缀函数: $(addprefix <prefix>,<names...>)

功能: 把前缀 <prefix> 加到 <names> 中的每个单词前面
返回: 加过前缀的文件名序列

# Makefile 内容
all:@echo $(addprefix test_,/home/a.c b.c ./d.c)# bash 中执行 make
$ make
test_/home/a.c test_b.c test_./d.c

18、连接函数: $(join <list1>,<list2>)

功能: <list2> 中对应的单词加到 <list1> 后面
返回: 连接后的字符串

# Makefile 内容
all:@echo $(join a b c d,1 2 3 4)@echo $(join a b c d,1 2 3 4 5)@echo $(join a b c d e,1 2 3 4)# bash 中执行 make
$ make
a1 b2 c3 d4
a1 b2 c3 d4 5
a1 b2 c3 d4 e

19、foreach

语法:$(foreach <var>,<list>,<text>)

# Makefile 内容
targets := a b c d
objects := $(foreach i,$(targets),$(i).o)all:@echo $(targets)@echo $(objects)# bash 中执行 make
$ make
a b c d
a.o b.o c.o d.o

20、 if

这里的if是个函数, 和前面的条件判断不一样, 前面的条件判断属于Makefile的关键字
语法:
$(if <condition>,<then-part>)
$(if <condition>,<then-part>,<else-part>)

# Makefile 内容
val := a
objects := $(if $(val),$(val).o,nothing)
no-objects := $(if $(no-val),$(val).o,nothing)all:@echo $(objects)@echo $(no-objects)# bash 中执行 make
$ make
a.o
nothing

21、 call - 创建新的参数化函数

语法：$(call <expression>,<parm1>,<parm2>,<parm3>...)

# Makefile 内容
log = "====debug====" $(1) "====end===="all:@echo $(call log,"正在 Make")# bash 中执行 make
$ make
====debug==== 正在 Make ====end====

22、origin - 判断变量的来源

语法:$(origin <variable>)
返回值有如下类型:

类型	含义
undefined	<variable> 没有定义过
default	<variable> 是个默认的定义, 比如 CC 变量
environment	<variable> 是个环境变量, 并且 make时没有使用 -e 参数
file	<variable> 定义在Makefile中
command line	<variable> 定义在命令行中
override	<variable> 被 override 重新定义过
automatic	<variable> 是自动化变量

# Makefile 内容
val-in-file := test-file
override val-override := test-overrideall:@echo $(origin not-define)    # not-define 没有定义@echo $(origin CC)            # CC 是Makefile默认定义的变量@echo $(origin PATH)         # PATH 是 bash 环境变量@echo $(origin val-in-file)    # 此Makefile中定义的变量@echo $(origin val-in-cmd)    # 这个变量会加在 make 的参数中@echo $(origin val-override) # 此Makefile中定义的override变量@echo $(origin @)             # 自动变量, 具体前面的介绍# bash 中执行 make
$ make val-in-cmd=val-cmd
undefined
default
environment
file
command line
override
automatic

23、shell

语法:$(shell <shell command>)
它的作用就是执行一个shell命令, 并将shell命令的结果作为函数的返回。作用和 `<shell command>` 一样, ` 是反引号

24、产生一个致命错误: $(error <text ...>)

功能: 输出错误信息, 停止Makefile的运行

# Makefile 内容
all:$(error there is an error!)@echo "这里不会执行!"# bash 中执行 make
$ make
Makefile:2: *** there is an error!.  Stop.

25、输出警告: $(warning <text ...>)

功能: 输出警告信息, Makefile继续运行

# Makefile 内容
all:$(warning there is an warning!)@echo "这里会执行!"# bash 中执行 make
$ make
Makefile:2: there is an warning!
这里会执行!

五、除了clean, install之外，常用的伪目标。

伪目标	含义
all	所有目标的目标，其功能一般是编译所有的目标
clean	删除所有被make创建的文件
install	安装已编译好的程序，其实就是把目标可执行文件拷贝到指定的目录中去
print	列出改变过的源文件
tar	把源程序打包备份. 也就是一个tar文件
dist	创建一个压缩文件, 一般是把tar文件压成Z文件. 或是gz文件
TAGS	更新所有的目标, 以备完整地重编译使用
check 或 test	一般用来测试makefile的流程

六、例子

1、一种依赖关系的简写方法

.c.o： gcc -c -o $*.o $<

其中“.c.o:”的意思是 %.o : %.c。也就是说，所有的.o文件，都依赖于同名的.c文件，比如有三个.c文件：a.c b.c c.c，就会对应编译出：a.o b.o c.o。“.c.o:”等同于：

a.o : a.c
b.o : b.c
c.o : c.c

“gcc -c -o $*.o $<”是本makefile条目的命令。$* 是目标文件除去后缀的部分, 如果目标是xx.o, 那么$*为xx。

$<是依赖文件最左边的参数。如果依赖是 xx.c yy.c, 那么$<为xx.c。

所以 .c.o： gcc -c -o $*.o $< 等同于

a.o : a.cgcc -c -o a.o a.c
b.o : b.cgcc -c -o b.o b.c
c.o : c.cgcc -c -o c.o c.c

2、

参考：

https://www.cnblogs.com/wang_yb/p/3990952.html