Vivado时钟分组约束的三类应用

在Vivado中通过set_clock_groups来约束不同的时钟组，它有三个选项分别是-asynchronous，-logically_exclusive和-physically_exclusive。

-asynchronous应用于异步时钟，如下图所示，CLKA和CLKB由两个外部独立的晶振提供，那么跨时钟域路径即REGA到REGB0之间的路径可采用如下约束：

create_clock–name CLKA –period 10.0 [get_ports CLKA]
create_clock–name CLKB –period 5.0 [get_ports CLKB]
set_clock_groups –async –group CLKA –group CLKB

上述约束等效于
set_false_path–from [get_clocks CLKA] –to [get_clocks CLKB]
set_false_path–from [get_clocks CLKB] –to [get_clocks CLKA]
但通常建议采用前者。

如果是如下图所示情形，即CLKA和CLKB由外部晶振提供，分别通过MMCM生成各自的时钟，此时{CLKA, clk0, clk1, clk2}与{CLKB, clka, clkb, clkc}是异步的，从而相应的约束变为：

create_clock–name CLKA –period 10.0 [get_ports CLKA]
create_clock–name CLKB –period 5.0 [get_ports CLKB]
set_clock_groups–async \
-group[get_clocks –include_generated_clocks CLKA] \
-group[get_clocks –include_generated_clocks CLKB]

考虑另一种情形：
Clk50与clk100为同步时钟，clk33和clk66为同步时钟，而两组同步时钟之间均为异步时钟，相应的约束该如何描述呢？
set_clock_groups–async –group {clk50 clk100} -group {clk33 clk66}
在set_clock_groups中-asynchronous可简写为-async。

Vivado时钟分组约束的三类应用相关推荐

（78）Vivado设置时钟组约束
(78)Vivado设置时钟组约束 1 文章目录 1)文章目录 2)时序约束引言 3)FPGA时序约束课程介绍 4)Vivado设置时钟组约束 5)技术交流 6)参考资料 2 时序约束引言 1)什么是 ...
（08）Vivado时钟约束
(08)Vivado时钟约束 1 文章目录 1)文章目录 2)时序约束引言 3)FPGA时序约束课程介绍 4)Vivado时钟约束 5)技术交流 6)参考资料 2 时序约束引言 1)什么是静态时序分析 ...
SDC设计约束(1)——时钟相关约束
SDC设计约束(1)--时钟相关约束作者:夏风喃喃参考:综合与时序分析的设计约束 -- Synopsys设计约束(SDC)实用指南文章目录 SDC设计约束(1)--时钟相关约束一. 时钟 1. ...
（53）多路时钟复用FPGA如何约束二（片内时钟复用约束）
1.1 多路时钟复用FPGA如何约束二(片内时钟复用约束) 1.1.1 本节目录 1)本节目录: 2)本节引言: 3)FPGA简介: 4)多路时钟复用FPGA如何约束二(片内时钟复用约束): 5)结束 ...
（52）多路时钟复用FPGA如何约束一（片外时钟复用约束）
1.1 多路时钟复用FPGA如何约束一(片外时钟复用约束) 1.1.1 本节目录 1)本节目录: 2)本节引言: 3)FPGA简介: 4)多路时钟复用FPGA如何约束一(片外时钟复用约束): 5)结束 ...
（39）时钟抖动约束
(39)时钟抖动约束 1 文章目录 1)文章目录 2)时序约束引言 3)FPGA时序约束课程介绍 4)时钟抖动约束 5)技术交流 6)参考资料 2 时序约束引言 1)什么是静态时序分析? 通俗来说:在 ...
（38）时钟延迟约束
(38)时钟延迟约束 1 文章目录 1)文章目录 2)时序约束引言 3)FPGA时序约束课程介绍 4)时钟延迟约束 5)技术交流 6)参考资料 2 时序约束引言 1)什么是静态时序分析? 通俗来说:在 ...
芯片设计中的时钟与约束
1.同步电路与异步电路首先来谈谈同步电路与异步电路.那么首先就要知道什么是同步电路.什么是异步电路? 对于同步时序电路,不同的文章有不同的说法,大致有下面的定义方法: ①对于比较严格的定义:一个电路 ...
静态时序分析简明教程(四)]时钟常规约束
STA的时钟常规约束一.写在前面 1.1 快速导航链接· 二.时钟的特征三.create_clock 3.1 定义时钟周期 3.2 标识时钟源 3.3 命名时钟 3.4 指定占空比 3.5 同源多 ...

Vivado时钟分组约束的三类应用

Vivado时钟分组约束的三类应用相关推荐

最新文章

热门文章