JESD204B为业界标准序列通信链接,数据转换器与现场可编程门阵列(FPGA)、数字信号处理器(DSP)、特定应用集成电路(ASIC)等装置间的数字数据接口因此能化繁为简,这项标准减少装置间路由进而降低输入/输出及电路板面积需求,符合无线通信、量测、国防、航天等应用所需。

一般选择高速模拟数字转换器(ADC)时,ADC延迟高低大多并非重要设计因素或规格,最近新的JESD204B高速串行接口正迅速在全球普及,也逐渐成为数字接口首选,不过也因此为ADC延迟增加多个频率周期,故有些系统设计师仍继续沿用既有的低延迟接口,本文分析造成高速管线式ADC延迟的主因,并说明部分系统仍避免选用JESD204B的理由。

系统设计人员标示组件延迟时,通常以奈秒为单位,但管线式ADC延迟计算单位为频率周期,意指从ADC采样频率捕捉到输入讯号,至产生数字输出的时间差,采样率增加后,固定频率周期的绝对延迟奈秒数减少。

传输延迟(TPD)代表频率输入、频率输出与数据的缓冲延迟,一般未纳入延迟数据中,取决于缓冲使用量,以及个别缓冲击在不同制程、电压及温度下的延迟变化,故传输延迟属于变量,可能低于一个频率周期,也可能达到数个频率周期。

管线式ADC的产品说明书内,亦标明未纳入延迟数据的孔隙延迟,意指从输入采样频率的上升边缘抵达ADC,到采样实际发生之间的时间差。

分析管线式ADC延迟

现代高速管线式ADC的延迟与设计大有关系,ADC可拆解为四项基本区块:模拟前端、管线级、数字区块、输出级(图1),由于ADC设计师可决定各区块配置情形,基于ADC采样率、耗能、AC效能等考虑因素,每一项设计都各有不同。

图1 现代高速管线式ADC的基本区块

模拟前端内含采样保持放大器,有时再加上模拟输入缓冲,协助抑制切换电容采样电路的突波噪声,这个区块通常只需要半个到一个频率周期。
管线区内含个别管线级,以及组成输出数据的错误更正功能,每一管线级内含低分辨率ADC、数字模拟转换器(DAC)及残值放大器,由于各级间轮流使用频率上升边缘与下降边缘,通常只需半个频率周期,各级分辨率也不需相同,分辨率愈高,管线式整体延迟愈低,但也需要更多比较器、更高耗能、匹配更紧密、偏移更少,故设计愈复杂。依据各级数量多寡,管线式区块延迟介于二到五个频率周期,在不同使用情况下,错误更正功能可能外加一至二个频率周期。

数字区块延迟依架构内功能数量而定,多数管线式ADC介于三到十个频率周期,终端用户通常乐于拥有多功能,如数字增益管控、DC偏移更正、数据格式化(2s互补/偏移二进制或MSB/LSB First)等;然而内建多项功能却也会增加ADC延迟的频率周期,通常只要省略这些功能,延迟即可缩小,但即使是多任务器也会增加延迟。

ADC采样率也会冲击延迟情况,随着采样率增加,基于制程限制,或为减少耗能,数字区块可能得降低运作速度,如数字区块运作速度减半,即可同时处理两项样本,故实质ADC速度不变,但并行与序列运作仍会消耗额外的频率周期。

输出级内含数据格式器与数字接口,在传统低电压差动讯号(LVDS)接口中,这个区块只是移位寄存器,将数字数据置入LVDS输出缓冲内,依据单倍、双倍或四倍之别,只需一至二个频率周期;而最新JESD204B接口在此区块稍微复杂一些,加入8b/10b编码、数据搅拌器、序列器。ADC采样率与序列器数据传输速率提高后,可能需要更多内部并行处理,因此冲击延迟,而在不同的设计、ADC采样率与配置之下,JESD204B接口延迟可能介于四至二、三十个频率周期。

尽管多数系统设计人员乐于采用JESD204B接口,实现确定性延迟或印刷电路板路简化,但有些应用却无法应付额外延迟,如控制线路、电子反制,可接受的系统往返延迟极低。JESD204B接口可能增加诸多延迟,实际使用时更可能增加四倍。在接收路径上,数据得先解序列,才能够处理,传输侧亦同,数据得先在处理器/FPGA排序后至DAC内再次解序列(图2)。

图2 系统内含JESD204B接口的接收与传输路径范例。

考虑到JESD204B未必适合所有应用,半导厂遂推出不同版本的高速数据转换器,一者使用最新JESD204B接口,另一者维持传统LVDS接口,方便系统设计师自由选择,可运用JESD204B接口简化电路板设计,亦可以LVDS接口缩短延迟。

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